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Qsys使用心得

Altera公司在Quartus II 11.0 之後推出了Qsys集成開發工具從開始流程上看，與之前的SOPC builder沒有太大的區別，但是在實際開發中有很多的不同點，Qsys取代SOPC builder也將成為一個趨勢。Quartus II 11.0版本還沒有取消SOPC builder，不過取消了之前版本的快捷方式，取而代之的是Qsys快捷方式，具體在菜單Tool->SOPC builder啟動。

Qsys係統集成工具自動生成互聯邏輯，連接知識產權(IP)功能和子係統，從而顯著節省了時間，減輕了FPGA設計工作量。Qsys是下一代SOPC Builder工具，在FPGA優化芯片網絡(NoC)新技術支持下，與SOPC Builder相比，提高了性能，增強了設計重用功能，更迅速的進行驗證。

Qsys優點

加速開發

使用方便的GUI界麵，支持IP功能和子係統的快速集成。
自動生成互聯邏輯(地址/數據總線連接、總線寬度匹配邏輯、地址解碼邏輯以及仲裁邏輯等)
Altera及其IP合作夥伴提供的即插即用Qsys兼容IP
係統HDL自動生成
分層設計流程，實現了靈活的設計，支持基於團隊的設計，提高了設計重用能力
將SOPC Builder設計移植到Qsys的移植流程

更快的時序收斂

與SOPC Builder係統互聯架構相比，基於NoC體係結構的高性能Qsys互聯以及自動流水線將性能提高了兩倍。
控製功能強大的自動流水線，滿足fMAX和延時係統要求。

更快的完成驗證

利用自動測試台生成功能並使用驗證IP套裝迅速開始您的仿真
通過係統控製台進行發送讀寫係統級操作，來加快電路板開發

以下將通過一個在DE2-70開發板的一個例子敘述Qsys的開發過程：

1、新建工程qsys_test，選擇EP2C70F896C6芯片。

2、打開Qsys，係統默認添加了clk模塊，這和SOPC builder有很大的區別。往係統中添加係統需要的模塊，存儲器SDRAM，還有用來連接外部的PIO端口，不同模塊的連接都采用新的方式，需要仔細的研究，在System菜單中選擇自動分配地址等，係統構架圖如圖1所示。

圖1 Qsys係統構架圖

需要注意的一點就是Qsys生成頂層文件的方式和SOPC builder不一樣，所以如果模塊有Conduit接口的都要在click to export點擊，如圖2示，否則在Generate之後再HDL example界麵將看不到這些接口，而隻會出現clk和reset接口。我們也注意到在係統默認clk的Export欄目是有默認值的。

圖2 Conduit接口修改

1、修改完畢，係統無錯誤提示之後，設置Project Settings設置Clock crossing adapter type中設置類型，一共有3種類型：Handshake、FIFO和Auto，這3中分別有不同的含義，大體如下：

Handshake：采用簡單的握手協議處理跨時鍾域數據傳輸，在這種模式下耗用的資源比較少，適用於數據吞吐量比較少時的情況；
FIFO：采用了雙時鍾的FIFO做同步處理，這種模式下可以處理吞吐量比較大的數據傳輸，但是總體延時是Handshake的兩倍，適用於吞吐量比較大的存儲器映射的數據傳輸；
Auto：這種模式下同時采用Handshake和FIFO方式的連接，在突發連接中使用FIFO方式，其它情況下使用Handshake方式。

本案例選擇Auto模式，如圖3示：